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原帖基于在 RISC‑V 开发板（如 Banana Pi / Milk‑V 等）上编译与打包实例，指出与 x86/ARM 相比构建速度明显更慢，引发大量讨论。评论围绕三大类原因争论：ISA 设计选择与可选扩展、当前市售硅片的微架构/实现成熟度，以及发行版与工具链（交叉编译、测试、打包）生态的不完善。讨论中既有对 RVA23、bit‑manip、RVV、Svnapot 等技术细节的解读，也有对 Tenstorrent、SpaceMIT K3、SiFive、Loongson、SOPHGO 等厂商与市场/供应链因素的商业层面分析。读者需要同时理解指令集规范、微架构调优与发行版构建实践三者如何共同影响“看起来慢”的体验。
大量评论把性能瓶颈归因于当前 RISC‑V 芯片的硅实现与微架构而非 ISA 本身。具体问题包括缓存组织、DDR/PCIe 接口、时钟转发与信号完整性等需要有经验的模拟/RF VLSI 工程师调优，否则实际芯片性能会被拖垮。多个评论还指出厂商更倾向于出售 IP 而非投产高性能成品、以及缺乏顶级 foundry 与长期投资，这些商业现实限制了高端实现的出现。并购与供应链问题（如 Rivos 被收购、SOPHGO 限制）也被提到会影响可购的高性能硬件。
另一类评论认为某些 ISA 设计选择和把关键指令作为可选扩展导致了可移植代码在非扩展实现上变慢。具体例子包括早期基线缺乏 bit‑manip 指令、barrel shifter、widening multiply/MAC，以及对齐友好的 load/store 行为导致大量慢路径；评论中还提到 LLVM 对 RISC‑V 的若干 issue、硬编码 4 KiB page size、以及 misaligned loads 规范混乱等实际影响编译器和实现的细节。有人批评缺乏硬件层面的 signed integer overflow 检测、没有 carry 位或真正的条件移动会使某些算法在 RISC‑V 上变得笨拙或更慢。总的来看，评论认为设计上的某些“节省复杂度”的决定在通用/高性能场景下成本很高。
不少评论指出现代扩展和统一的应用配置档（如 RVA22/RVA23）会修补早期基线造成的大部分短板。评论具体列举 Zicclsm（misaligned）、bit‑manip（Zb…）、原子扩展等，说明这些扩展会被纳入较新的应用配置并在新芯片上成为必选项，从而显著提升性能。有人提到 Ubuntu、开发板与即将量产的 SoC 正在向 RVA23 过渡，认为现在是“划线”并推动 RVA23 的时机。与此同时也有人警告：向后兼容与已有硬件基数会放慢普及速度，短期内仍需过渡期。
评论普遍认为能否出现高性能 RISC‑V 不仅是技术问题，更是资金、foundry 与市场激励问题。顶级 CPU 设计需要多年投入與顶级晶圆厂支持，既有大厂（Intel/AMD/Apple）没有动力大规模改换生态，因此真正推动的是有战略/费用动机或政府支持的阵营。评论把希望放在 Tenstorrent、SpaceMIT、部分中国厂商或对 ARM 授权敏感的公司，且指出并购与禁令（如 SOPHGO 情况）会影响哪家厂商能把芯片做出来并卖到市场。有人提醒：即使 microarchitecture 做得好，从 tape‑out 到产品在货架上仍需大量时间。
大量实际使用者抱怨构建/打包流程和测试策略放大了 RISC‑V 的“慢”感受：许多发行版（例如 Fedora）偏好在目标架构上进行本地构建与测试，导致硬件稀缺时移植成本很高。评论举例某些 Python 包需禁用 vector 测试或不得不在真实 RISC‑V 硬件上运行 %install/%check，替代方案包括 user‑mode QEMU、binfmt_misc、dockcross 或 Yocto，但都需要大量补丁与维护。也有人建议用 ccache、firebuild 等构建加速器或把测试隔离到可模拟环境，以缓解构建时间问题。总体上评论认为生态成熟度与测试策略同样是体验差异的关键因素。
多位评论质疑原文基准的可比性与结论的严谨性，指出所选开发板（如 Banana Pi）并非代表最快可购平台且配置（内存、I/O）往往不同。具体批评包括作者未贴出 SoC 型号/频率/内存/成本、RISC‑V 机器内存更少会把编译任务变为内存底带宽绑定，以及编译器对不同目标会生成差异化输出（i686 与 x86_64 的差别即为例证）。评论建议在排除内存带宽、编译器后端和测试覆盖差异后再判断 ISA 或实现谁更慢。
关于编译器能否弥补差距，评论出现明显分歧：一部分人认为大多数能带来显著提升的优化可以被通用编译器处理，手写汇编的必要性已大幅降低；另一部分则指出编译器难以自动利用特定微架构的预取、分支预测或奇异延迟特性，高性能和数值库仍依赖 SIMD/特定指令集优化或者内联汇编。评论还讨论到高级抽象（如 Java 的 Vector API、C++ SIMD）如何缓解平台差异，但在某些多核/AI/科学计算场景下底层指令和微架构仍然关键。总的看法是编译器能帮很多，但不能替代顶级微架构调优和针对性库优化。
RVA23: RVA23：RISC‑V 的一套应用配置档（application profile），将 bit‑manip、vector、原子等现代扩展列为必选，旨在为移动/服务器等高端场景提供统一的基础功能集。
RVV（RISC‑V Vector）: RVV：RISC‑V 的向量/SIMD 扩展，用于并行数值计算和加速多媒体/AI 工作负载；评论中多次提到其与向量化测试、包构建相关的问题。
bitmanip（Bit Manipulation extension）: bitmanip（Zb* 系列扩展）：提供位域提取、位旋转等位操作指令，能显著加速位运算密集算法；早期基线未必包含它会导致常见操作变慢。
Svnapot: Svnapot：RISC‑V 中针对大页/页表管理的扩展提案，用来支持更大页大小以改善 TLB/内存性能，评论中用于讨论默认 4 KiB 页面限制的问题。
LL/SC 与 compare_exchange（CAS）: LL/SC（load‑link/store‑conditional）与 compare_exchange/cmpxchg（CAS）是实现原子操作的两种方法；RISC‑V 在原子语义与指令选择上会影响编译器如何生成并发原语及其性能。